CPUとFPGAの通信についてーFPGAセミナー(4/24)補足説明
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- Mywayプラスさん
- 2019/05/09
【Myway】パワエレ技術者向けFPGAセミナー(4/24開催分) の補足説明
セミナーでDSPとFPGAを連携させて、高速フィードバック制御をFPGA、低速はDSPに制御を分担する事例をご紹介しました。これらデバイス間のインターフェースについて補足説明いたします。
一般的に、パワエレ制御ではスループット（データ量）よりもレイテンシ（遅延）が重要となります、したがって一般的に、高速シリアル通信（パケットベース）よりも、非同期のパラレルバスの方が遅延が小さく優位となります。
PE-Expert4では、TI DSPの非同期パラレルバスを使用して指令値をFPGAに書き込みます。DSPからの書き込み用の関数FPGA_writeでは書き込みデータは32bitとなっておりますが、実際の指令値値のビット幅（精度）はPWM生成ロジック次第となります（本演習では、pwm_if.vhdのcarrier_cnt -> 16bit)。複数回書き込むことで32bit以上も可能です。
ご紹介した各種アプリケーションはPE-Expert4（またはその派生）にて実装されております。
今後の展開としては、SoC（DSP+FPGA)の可能性についても触れましたとおり、SoCではバスの遅延および帯域（データ量）が格段に良くなります。実装次第ですが、個別デバイスでは1us程度の非同期バス遅延がありますが、半減またはそれ以上の改善が見込めます。
現状のシステムでも十分高速性は維持しておりますが、将来的により密接にDSPとFPGAが連携する必要がある、または、コストやサイズの要求によりSoCのニーズが高まる可能性はあります。
